SoC 설계를 위한 유효 비트 방식의 비동기 FIFO 설계
DC Field | Value | Language |
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dc.contributor.author | 이용환 | - |
dc.date.accessioned | 2023-12-11T09:31:20Z | - |
dc.date.available | 2023-12-11T09:31:20Z | - |
dc.date.issued | 2005 | - |
dc.identifier.issn | 2234-4772 | - |
dc.identifier.issn | 2288-4165 | - |
dc.identifier.uri | https://scholarworks.bwise.kr/kumoh/handle/2020.sw.kumoh/22081 | - |
dc.description.abstract | SoC 설계에서는 많은 수의 IP 들이 하나의 칩에 집적되며 이들은 각각 서로 다른 주파수로 동작해야 가장 효율적으로 동작할 수 있다. 이러한 IP들을 연결하기 위해서는 비동기 클럭 동작 사이에 버퍼 역할을 할 수 있는 비동기 FIFO가 필수적이다. 그러나 아직 많은 수의 비동기 FIFO가 잘못 설계되고 있으며 이에 따른 비용이 심각하다. 이에 본 논문에서는 유효 비트 방식의 비동기 FIFO를 설계함으로써 비동기 회로에서 발생하는 metastability를 없애고 비동기 카운터의 오류를 수정함으로써 비동기 클럭들 사이에서 안전하게 데이터를 전송할 수 있는 FIFO 구조를 제안한다. 또한 이 FIFO 구조의 HDL 기술을 바탕으로 합성하여 다른 방식의 FIFO 설계와 비교 평가한다. | - |
dc.format.extent | 6 | - |
dc.publisher | 한국정보통신학회 | - |
dc.title | SoC 설계를 위한 유효 비트 방식의 비동기 FIFO 설계 | - |
dc.title.alternative | Design of an Asynchronous FIFO for SoC Designs Using a Valid Bit Scheme | - |
dc.type | Article | - |
dc.publisher.location | 대한민국 | - |
dc.identifier.bibliographicCitation | 한국정보통신학회논문지, v.9, no.8, pp 1735 - 1740 | - |
dc.citation.title | 한국정보통신학회논문지 | - |
dc.citation.volume | 9 | - |
dc.citation.number | 8 | - |
dc.citation.startPage | 1735 | - |
dc.citation.endPage | 1740 | - |
dc.identifier.kciid | ART001147365 | - |
dc.description.isOpenAccess | N | - |
dc.description.journalRegisteredClass | kci | - |
dc.subject.keywordAuthor | FIFO | - |
dc.subject.keywordAuthor | SoC | - |
dc.subject.keywordAuthor | HDL | - |
dc.subject.keywordAuthor | clock scheme | - |
dc.subject.keywordAuthor | 비동기 | - |
dc.subject.keywordAuthor | 유효 비트 | - |
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