32위상의 출력 클럭을 가지는 125MHz CMOS 지연 고정루프A 125 MHz CMOS Delay-Locked Loop with 32-phase Output Clock
- Other Titles
- A 125 MHz CMOS Delay-Locked Loop with 32-phase Output Clock
- Authors
- 이광훈; 장영찬
- Issue Date
- 2013
- Publisher
- 한국정보통신학회
- Keywords
- Multi-Phase; DLL; matrix delay line; phase calibration; 다중 위상; 지연 고정 루프; matrix delay line; 위상 보정
- Citation
- 한국정보통신학회논문지, v.17, no.1, pp.137 - 144
- Journal Title
- 한국정보통신학회논문지
- Volume
- 17
- Number
- 1
- Start Page
- 137
- End Page
- 144
- URI
- https://scholarworks.bwise.kr/kumoh/handle/2020.sw.kumoh/2238
- DOI
- 10.6109/jkiice.2013.17.1.137
- ISSN
- 2234-4772
- Abstract
- 125 MHz 동작 주파수에서 32개의 다중 위상의 클럭을 출력하는 지연 고정 루프(DLL: delay-locked loop)를 제안한다. 제안된 다중 위상 지연 고정루프는 delay line의 differential non-linearity (DNL)를 개선하기 위해 4×8 matrix 구조의 delay line을 사용한다. 또한, 4×8 matrix delay line 입력 단의 네 지점에 공급되는 클럭의 위상을 보정함으로써 제안하는 지연 고정 루프의 integral non-linearity (INL)을 개선한다. 제안된 지연 고정 루프는 1.2 V의 공급전압을 이용하는 0.11-㎛ CMOS 공정에서 제작하였다. 제작된 지연 고정 루프는 40 MHz에서 280 MHz의 동작 주파수 범위를 가지며, 125 MHz 동작 주파수에서 측정된 DNL과 INL은 각각 +0.14/-0.496 LSB, +0.46/-0.404 LSB이다. 입력 클럭의 peak-to-peak jitter가 12.9 ps일 때 출력 클럭의 측정된 peak-to-peak jitter는 30 ps이다. 제작된 고정 지연 루프의 면적과 전력 소모는 각각 480×550 ㎛²과 9.6 mW이다.
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