위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중 출력 주파수 합성기 설계
DC Field | Value | Language |
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dc.contributor.author | 백동현 | - |
dc.date.available | 2019-03-08T15:38:52Z | - |
dc.date.issued | 2016 | - |
dc.identifier.issn | 2287-5026 | - |
dc.identifier.issn | 2288-159X | - |
dc.identifier.uri | https://scholarworks.bwise.kr/cau/handle/2019.sw.cau/8473 | - |
dc.description.abstract | 본 논문에서는 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중출력 주파수 합성기를 제안하였다. 제안하는 주파수 합성기는 1.8 V 동부 0.18-㎛ CMOS 공정을 이용하여 설계하였다. 다양한 오디오 샘플링 주파수를 출력하기 위해 3차 시그마-델타 모듈레이션을 이용하여 fraction-N 디바이더를 설계하였다. 오디오 반도체에서 요구되는 낮은 지터 성능을 만족 시키기 위해 인-밴드 잡음을 분석, 최적화 하였다. 0.6 ㎟의 칩 사이즈를 가지고 0.6 MHz―200 MHz의 출력주파수를 갖는다. 모든 모드에서 측정된 지터는 11.4 ps―21.6 ps 이다. | - |
dc.description.abstract | A Low jitter dual output frequency synthesizer for smart audio devices is described in this paper. It has been fabricated in a 1.8 V Dongbu 0.18-㎛ CMOS process. Output frequency is controlled by 3 rd order Sigma-Delta Modulation and digital divider. The frequency synthesizer has a size of 0.6 ㎟, frequency range of 0.6―200 MHz, loop bandwidth of 350 kHz, and rms jitter of 11.4 ps―21.6 ps. | - |
dc.format.extent | 9 | - |
dc.language | 한국어 | - |
dc.language.iso | KOR | - |
dc.publisher | 대한전자공학회 | - |
dc.title | 위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중 출력 주파수 합성기 설계 | - |
dc.type | Article | - |
dc.identifier.doi | 10.5573/ieie.2016.53.2.027 | - |
dc.identifier.bibliographicCitation | 전자공학회논문지, v.53, no.2, pp 27 - 35 | - |
dc.identifier.kciid | ART002079586 | - |
dc.description.isOpenAccess | N | - |
dc.citation.endPage | 35 | - |
dc.citation.number | 2 | - |
dc.citation.startPage | 27 | - |
dc.citation.title | 전자공학회논문지 | - |
dc.citation.volume | 53 | - |
dc.subject.keywordAuthor | audio device | - |
dc.subject.keywordAuthor | frequency synthesizer | - |
dc.subject.keywordAuthor | phase-locked loop (PLL) | - |
dc.subject.keywordAuthor | low jitter | - |
dc.description.journalRegisteredClass | kci | - |
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