디지털 회로에서의 새로운 모델 기반 IP-Level 소모 전력 추정 기법

Abstract

반도체 공정기술의 발달로 인해 칩의 집적도가 향상되어 높은 성능의 SoC(System On a Chip)의 구현이 가능해졌다. 하지만 이로 인한 칩의 전력 소모량 증가는 칩 설계시의 중요 제한 요소가 되고 있다. 특히 휴대폰, PDA, 랩탑 컴퓨터와 같은 모바일 기기에 사용되는 고성능 칩의 설계에 있어서는 전력 소모량을 줄이는 것이 더욱 중요하다. 칩 설계의 하위 단계로 갈수록 설계의 수정은 시간과 금전적 비용을 기하급수적으로 증가시키기 때문에 상위 단계에서부터 칩의 소모 전력을 미리 추정하는 기술은 필수적이다. 이에 본 연구에서는 설계의 상위 단계에서 효율적으로 소모 전력을 추정하기 위한 방법을 제안하였다. 이를 위해 회로를 레벨화 시키고, 일부 레벨의 스위칭을 기반으로 회로의 소모 전력을 look up 테이블을 이용하여 모델링하였다. 제안한 방법을 이용하여 ISCAS`85 벤치마크 회로에 대해 평균 소모 전력을 추정한 결과, H-spice simulation 결과와 비교하여 0.2~7.1%의 오차만을 보이면서 속도는 3410~22259배 향상되었다. 이는 기존에 알려진 소모 전력 추정 기술에 비해 평균 추정 오차를 9.45%에서 3.84%로 크게 개선한 결과이다.