High-level Synthesis 를 이용한 부분 병렬 구조의 고속 LDPC 복호기 구현

Abstract

본 논문에서는 High-Level Synthesis (HLS)를 이용하여 부분 병렬 구조의 고속 Low Density Parity Check (LDPC) 부호 복호기 설계를 제시한다. 본 논문에서 구현하는 복호기는 CPU 와 FPGA 가 하나의 칩에 결합된 SoC 플랫폼에서 소프트웨어와 하드웨어의 통합 설계로 구현되었다. 효율적인 연산의 병렬화와 FPGA 의 고속 메모리를 효과적으로 사용하기 위한 최적화 기법으로 비동기화 및 배열 분할 기법이 적용되었다. 연산량이 많은 검사 노드 과정에 부분 병렬 구조를 적용함으로써, 동시에 8 개까지 병렬적으로 검사 노드를 처리하도록 하여 SNR 의 값이 1 인 환경에서 소프트웨어 LDPC 복호기 대비 최대 3.497 배의 속력 향상이 가능했음을 보인다.