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HLS 를 이용한 Depthwise Separable 컨볼루션 가속기의 FPGA 구현FPGA Implementation of Depthwise Separable Convolution Accelerator using HLS
- Other Titles
- FPGA Implementation of Depthwise Separable Convolution Accelerator using HLS
- Issue Date
- Feb-2022
- Publisher
- 한국통신학회
- Citation
- 2022년도 한국통신학회 동계종합학술발표회 논문집, v.1, pp.926 - 927
- Indexed
- OTHER
- Journal Title
- 2022년도 한국통신학회 동계종합학술발표회 논문집
- Volume
- 1
- Start Page
- 926
- End Page
- 927
- ISSN
- 2383-8302
- Abstract
- 본 논문은 경량화된 컨볼루션 신경망에서 사용되는 Depthwise Separable 컨볼루션 레이어에 적합한 연산 방법을 활용하는 신경망 가속기를 제안한다. 해당 레이어는 필터의 재사용 가능성이 낮은 특성으로 인하여 다른 컨볼루션 레이어에비해 낮은 가속 효율을 보인다. 본 논문에서는 제시한 최적화 방법을 통해 가속의 효율을 개선할 수 있었으며, HighLevel Synthesis 를 통하여 이를 HW 로 구현하였다. 제안하는 HW 는 Intel i9-7900X CPU 보다 Depthwise 컨볼루션레이어에서 473 배 이상 빠른 추론 성능을 보였다.
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Collections - 서울 공과대학 > 서울 융합전자공학부 > 1. Journal Articles
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Related Researcher
- Chung, Ki Seok
- COLLEGE OF ENGINEERING (SCHOOL OF ELECTRONIC ENGINEERING)