고속 SoC를 위한 클락 듀티 보정회로의 설계
DC Field | Value | Language |
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dc.contributor.author | 한상우 | - |
dc.contributor.author | 김종선 | - |
dc.date.accessioned | 2021-11-11T05:42:58Z | - |
dc.date.available | 2021-11-11T05:42:58Z | - |
dc.date.created | 2021-11-10 | - |
dc.date.issued | 2013 | - |
dc.identifier.issn | 1229-3741 | - |
dc.identifier.uri | https://scholarworks.bwise.kr/hongik/handle/2020.sw.hongik/17579 | - |
dc.description.abstract | 본 논문에서는 고속 SoC 설계시 필요한 클록킹 회로의 핵심 소자인 클록 듀티 보정 회로 (Duty-Cycle Corrector: DCC)를 소개한다. 종래의 아날로그 피드백 DCC와 디지털 피드백 DCC의 구조와 동작에 대해 비교 분석한다. 듀티-보정 레인지의 확장과 동작 주파수 및 듀티-보정 정확도의 향상을 위해 아날로그와 디지털 DCC의 장점을 결합한 새로운 혼성-모드 피드백 DCC를 소개한다. 특히, 혼성-모드 DCC의 핵심 구성 회로인 듀티-앰프 (Duty-Cycle Amplifier: DCA)의 구조와 설계에 대해 자세히 소개한다. 싱글-스테이지 DCA와 투-스테이지 DCA 기반의 두 개의 혼성-모드 DCC가 각각 0.18-㎛ CMOS 공정으로 설계되었고, 투-스테이지 DCA기반 DCC가 더 넓은 듀티-보정 레인지와 더 적은 듀티-보정 에러를 갖고 있음을 증명하였다. | - |
dc.language | 한국어 | - |
dc.language.iso | ko | - |
dc.publisher | 한국산업정보학회 | - |
dc.title | 고속 SoC를 위한 클락 듀티 보정회로의 설계 | - |
dc.title.alternative | Design of clock duty-cycle correction circuits for high-speed SoCs | - |
dc.type | Article | - |
dc.contributor.affiliatedAuthor | 김종선 | - |
dc.identifier.doi | 10.9723/jksiis.2013.18.5.051 | - |
dc.identifier.bibliographicCitation | 한국산업정보학회논문지, v.18, no.5, pp.51 - 58 | - |
dc.relation.isPartOf | 한국산업정보학회논문지 | - |
dc.citation.title | 한국산업정보학회논문지 | - |
dc.citation.volume | 18 | - |
dc.citation.number | 5 | - |
dc.citation.startPage | 51 | - |
dc.citation.endPage | 58 | - |
dc.type.rims | ART | - |
dc.identifier.kciid | ART001814265 | - |
dc.description.journalClass | 2 | - |
dc.description.journalRegisteredClass | kci | - |
dc.subject.keywordAuthor | 클록 듀티-싸이클 코렉터 | - |
dc.subject.keywordAuthor | SOC | - |
dc.subject.keywordAuthor | 클록킹 | - |
dc.subject.keywordAuthor | 듀티-엠플리파이어 | - |
dc.subject.keywordAuthor | clock duty-cycle corrector | - |
dc.subject.keywordAuthor | system-on-chip | - |
dc.subject.keywordAuthor | clocking | - |
dc.subject.keywordAuthor | duty-cycle amplifier | - |
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