51-위상 출력 클록을 가지는 CMOS 위상 고정 루프
DC Field | Value | Language |
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dc.contributor.author | 이필호 | - |
dc.contributor.author | 장영찬 | - |
dc.date.available | 2020-04-24T12:25:48Z | - |
dc.date.created | 2020-03-31 | - |
dc.date.issued | 2014 | - |
dc.identifier.issn | 2234-4772 | - |
dc.identifier.uri | https://scholarworks.bwise.kr/kumoh/handle/2020.sw.kumoh/2120 | - |
dc.description.abstract | 본 논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된 출력 클록의 peak-to-peak 지터는 0.82 ps이다. 51-위상 출력 클록의 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 -0.013/+0.012 LSB와 -0.033/+0.041 LSB이다. 동작 주파수 범위는 15 ~ 210 MHz이다. 구현된 위상 고정 루프의 면적과 전력 소모는 각각 580 × 160 µm2과 3.48 mW이다. | - |
dc.language | 한국어 | - |
dc.language.iso | ko | - |
dc.publisher | 한국정보통신학회 | - |
dc.title | 51-위상 출력 클록을 가지는 CMOS 위상 고정 루프 | - |
dc.title.alternative | A CMOS Phase-Locked Loop with 51-Phase Output Clock | - |
dc.type | Article | - |
dc.contributor.affiliatedAuthor | 장영찬 | - |
dc.identifier.doi | 10.6109/jkiice.2014.18.2.408 | - |
dc.identifier.bibliographicCitation | 한국정보통신학회논문지, v.18, no.2, pp.408 - 414 | - |
dc.citation.title | 한국정보통신학회논문지 | - |
dc.citation.volume | 18 | - |
dc.citation.number | 2 | - |
dc.citation.startPage | 408 | - |
dc.citation.endPage | 414 | - |
dc.type.rims | ART | - |
dc.identifier.kciid | ART001852928 | - |
dc.description.journalClass | 2 | - |
dc.subject.keywordAuthor | 위상 고정 루프 | - |
dc.subject.keywordAuthor | 전압 제어 발진기 | - |
dc.subject.keywordAuthor | 저항 평준화 기법 | - |
dc.subject.keywordAuthor | Phase-locked loop | - |
dc.subject.keywordAuthor | voltage controlled oscillator | - |
dc.subject.keywordAuthor | resistor averaging scheme | - |
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