51-위상 출력 클록을 가지는 CMOS 위상 고정 루프A CMOS Phase-Locked Loop with 51-Phase Output Clock
- Other Titles
- A CMOS Phase-Locked Loop with 51-Phase Output Clock
- Authors
- 이필호; 장영찬
- Issue Date
- 2014
- Publisher
- 한국정보통신학회
- Keywords
- 위상 고정 루프; 전압 제어 발진기; 저항 평준화 기법; Phase-locked loop; voltage controlled oscillator; resistor averaging scheme
- Citation
- 한국정보통신학회논문지, v.18, no.2, pp.408 - 414
- Journal Title
- 한국정보통신학회논문지
- Volume
- 18
- Number
- 2
- Start Page
- 408
- End Page
- 414
- URI
- https://scholarworks.bwise.kr/kumoh/handle/2020.sw.kumoh/2120
- DOI
- 10.6109/jkiice.2014.18.2.408
- ISSN
- 2234-4772
- Abstract
- 본 논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된 출력 클록의 peak-to-peak 지터는 0.82 ps이다. 51-위상 출력 클록의 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 -0.013/+0.012 LSB와 -0.033/+0.041 LSB이다. 동작 주파수 범위는 15 ~ 210 MHz이다. 구현된 위상 고정 루프의 면적과 전력 소모는 각각 580 × 160 µm2과 3.48 mW이다.
- Files in This Item
- There are no files associated with this item.
- Appears in
Collections - School of Electronic Engineering > 1. Journal Articles
Items in ScholarWorks are protected by copyright, with all rights reserved, unless otherwise indicated.