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LPDDR2 메모리 컨트롤러를 위한 830-Mb/s/pin 송수신기 칩 구현Chip Implementation of 830-Mb/s/pin Transceiver for LPDDR2 Memory Controller
- Other Titles
- Chip Implementation of 830-Mb/s/pin Transceiver for LPDDR2 Memory Controller
- Issue Date
- Dec-2022
- Publisher
- 한국전기전자학회
- Keywords
- LPDDR2; Memory interface; SerDes; Read time calibration; ZQ calibration
- Citation
- 전기전자학회논문지, v.26, no.4, pp 659 - 670
- Pages
- 12
- Journal Title
- 전기전자학회논문지
- Volume
- 26
- Number
- 4
- Start Page
- 659
- End Page
- 670
- ISSN
- 1226-7244
2288-243X
- Abstract
- 본 논문에서는 ×32 LPDDR2 메모리를 지원하는 컨트롤러를 위한 830-Mb/s/pin 송수신기가 설계된다. 여덟 개의 단위 회로로구성된 송신단은 34Ω ∽ 240Ω 범위의 임피던스를 가지고 임피던스 보정 회로에 의해 제어된다. 송신되는 DQS의 신호는 DQ의신호들 대비 90° 이동된 위상을 가진다. 수신 동작시 read time 보정은 바이트 내에서 per-pin 스큐 보정과 클록-도메인 전환을통해 수행된다. 구현된 LPDDR2 메모리 컨트롤러를 위한 송수신기는 1.2V 공급 전압을 사용하는 55-nm 공정에서 설계되었으며830-Mb/s/pin의 신호 전송률을 가진다. 각 lane의 면적과 전력 소모는 각각 0.664 mm2과 22.3 mW이다
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Related Researcher
- JANG, YOUNG CHAN
- College of Engineering (School of Electronic Engineering)