분할-커패시터 기반의 차동 디지털-아날로그 변환기를 가진 10-bit 10-MS/s 0.18-μm CMOS 비동기 축차근사형 아날로그-디지털 변환기A 10-bit 10-MS/s 0.18-μm CMOS Asynchronous SAR ADC with split-capacitor based differential DAC
- Other Titles
- A 10-bit 10-MS/s 0.18-μm CMOS Asynchronous SAR ADC with split-capacitor based differential DAC
- Authors
- 정연호; 장영찬
- Issue Date
- 2013
- Publisher
- 한국정보통신학회
- Keywords
- time-domain comparator; split-capacitor-based differential DAC; asynchronous successive approximation analog-to-digital converter; 시간-도메인 비교기; 분할-커패시터 기반의 차동 디지털-아날로그 변환기; 비동기 축차근사형 아날로그-디지털 변환기
- Citation
- 한국정보통신학회논문지, v.17, no.2, pp.414 - 422
- Journal Title
- 한국정보통신학회논문지
- Volume
- 17
- Number
- 2
- Start Page
- 414
- End Page
- 422
- URI
- https://scholarworks.bwise.kr/kumoh/handle/2020.sw.kumoh/2229
- DOI
- 10.6109/jkiice.2013.17.2.414
- ISSN
- 2234-4772
- Abstract
- 본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-μm CMOS 공정에서 제작되며 면적은 140 × 420 μm²이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.
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