1.42 - 3.97㎓ 디지털 제어 방식 LC 발진기의 설계

Abstract

디지털 PLL의 핵심블록이 되는 디지털 제어 발진기를 LC 구조를 기반으로 설계하고 0.18㎛RF CMOS 공정을 사용하여제작하였다. 2개의 교차쌍 구조의 NMOS 코어를 이용하여 광대역 특성을 구현하였으며, PMOS 배랙터쌍을 이용하여 수 aF의작은 캐패시터값의 변화를 얻을 수 있었다. 캐패시터 축퇴 기법을 사용하여 캐패시턴스 값을 감소시키어 고해상도 주파수 특성을 구현하였다. 또한, 노이즈 필터링 기법을 바이어스 회로 등에 적용하여 위상잡음에 강한 구조로 설계를 하였다. 측정결과중심주파수 2.7㎓에서 2.5㎓의 주파수 대역의 출력이 가능하였으며 2.9 ～ 7.1㎑의 높은 주파수해상도를 얻을 수 있었다. 미세튜닝범위와 코어의 전류 바이어스는 4개의 PMOS 배열을 통하여 제어가 가능하도록 하여 유연성을 높였다. 1.8V 전원에서 전류는 17～26mA 정도를 소모하였다. 설계한 DCO는 다양한 통신시스템에 응용이 가능하다.