이중 채널 파이프라인 구조의 H.264용 고성능 보간 연산기 설계
- Authors
- 이찬호
- Issue Date
- 2009
- Publisher
- 한국전기전자학회
- Keywords
- H.264; motion compensation; interpolation; decoder; H.264; motion compensation; interpolation; decoder
- Citation
- 전기전자학회논문지, v.13, no.4, pp.110 - 115
- Journal Title
- 전기전자학회논문지
- Volume
- 13
- Number
- 4
- Start Page
- 110
- End Page
- 115
- URI
- http://scholarworks.bwise.kr/ssu/handle/2018.sw.ssu/15936
- ISSN
- 1226-7244
- Abstract
- 비디오 압축 코덱으로 널리 이용되는 H.264 표준의 움직임 보상기는 디코더에서 가장 복잡하고 연산시간이 많이 소모되는 유닛이다. 이러한 움직임 보상기의 성능을 결정하는 연산기가 보간 연산기(interpolator)이다. 1/4 보간 연산을 위해 휘도 픽셀은 6 탭 FIR 필터 연산이, 색차 픽셀은 2 탭 FIR 필터 연산이 필요하다. 본 논문에서는 이러한 복잡한 연산을 효과적으로 수행하는 고성능 보간 연산기 구조를 제안한다. 제안하는 구조는 이중 채널과 파이프라인 방식의 연산기로 구성되고 정수, 1/2, 1/4 보간 연산을 모두 수행할 수 있다. 연산기는 복잡도를 줄이기 위해 덧셈기와 쉬프터만으로 구성되면서도 반올림 오차가 전파되지 않도록 하여 연산결과의 정확도를 유지할 수 있다. 또한 보간 연산기의 구조는 연산기의 수를 조절하여 성능과 면적을 조절할 수 있다. 제안된 구조에 따라 휘도 및 색차 데이터를 위한 보간 연산기를 각각 Verilog-HDL을 이용하여 설계하여 동작과 성능을 검증하였다.
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