보드 설계에 따른 Adaptive Bandwidth PLL의 성능 분석
- Authors
- 손영상; 위재경
- Issue Date
- 2008
- Publisher
- 대한전자공학회
- Keywords
- phase-locked loop; loop bandwidth; jitter; PEEC model; phase-locked loop; loop bandwidth; jitter; PEEC model
- Citation
- 전자공학회논문지 - SD, v.45, no.4, pp.146 - 153
- Journal Title
- 전자공학회논문지 - SD
- Volume
- 45
- Number
- 4
- Start Page
- 146
- End Page
- 153
- URI
- http://scholarworks.bwise.kr/ssu/handle/2018.sw.ssu/17497
- ISSN
- 1229-6368
- Abstract
- High speed serial link에 적합한 clock multiphase generator용 integrated phase-locked loop (PLL)을 설계하였다. 설계된 PLL은 programmable current mirror를 사용하여 동작 범위 안에서 동일한 loop bandwidth와 damping factor를 가진다. 또한 설계한 PLL 회로 netlists를 가지고 HSPICE 시뮬레이션을 통해 close-loop transfer function과 VCO의 phase noise transfer function을 구하였다. Board 위 칩의 자체 임피던스는 decoupling capacitor의 크기와 위치에 따라 계산된다. 세부적으로, close-loop transfer function에서 gain의 최대값과 VCO noise transfer function에서 gain의 최대값 사이의 주파수범위에서 decoupling capacitor의 크기와 위치에 따른 보드 위 칩의 자체 임피던스를 구하였다. 이를 바탕으로 보드에서의 decoupling capacitor의 크기와 위치가 PLL의 jitter에 어떠한 영향을 미치는지 분석하였다. 설계된 PLL은 1.8V의 동작 전압에서 400MHz에서 2GH의 wide operation range를 가지며 0.18-μm CMOS공정으로 설계하였다. Reference clock은 100MHz이며 전체 PLL power consumption은 1.2GHz에서 17.28 mW이다.
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- Appears in
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