하드웨어 구현에 적합한 효율적인 LDPC 코덱의 설계Design of an Efficient LDPC Codec for Hardware Implementation
- Other Titles
- Design of an Efficient LDPC Codec for Hardware Implementation
- Authors
- 이찬호; 박재근
- Issue Date
- Jul-2006
- Publisher
- 대한전자공학회
- Keywords
- Low density parity check (LDPC); semi-random; Hybrid H-matrix; partly parallel structure; Low density parity check (LDPC); semi-random; Hybrid H-matrix; partly parallel structure
- Citation
- 전자공학회논문지 - SD, v.43, no.7, pp.50 - 57
- Journal Title
- 전자공학회논문지 - SD
- Volume
- 43
- Number
- 7
- Start Page
- 50
- End Page
- 57
- URI
- http://scholarworks.bwise.kr/ssu/handle/2018.sw.ssu/18824
- ISSN
- 1229-6368
- Abstract
- Low Density Parity Check (LDPC) code는 최근 그 우수한 성능으로 인하여 4세대 무선 이동 통신용 채널 코딩으로 주목받고 있고 유럽의 고화질 위성방송 규격으로 채택되었다. 그러나 기존의 연구들이 제안한 parity check matrix (H-matrix)는 실제로 하드웨어로 구현함에 있어서 인코더 혹은 디코더에 제약을 가지고 있다. 이러한 문제점을 해결하고자 본 논문에서는 인코더와 디코더 양쪽 모두 효율적으로 하드웨어로 구현이 가능한 hybrid H-matrix 구조를 제안한다. Hybrid H-matrix는 semi-random 방식과 partly parallel 방식을 결합하여 하드웨어로 구현시 partly parallel 방식이 가지는 디코더의 복잡도가 감소되는 장점을 유지하면서 인코더 또한 semi-random 방식을 사용하여 복잡도가 감소된다. 제안한 구조를 사용하여 LDPC 인코더와 디코더를 설계하고 합성하여 기존의 결과와 비교하였다.
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- Appears in
Collections - College of Information Technology > ETC > 1. Journal Articles
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