Dynamic-Voltage/Frequency-Scaling 알고리즘에서의 다중 인가 전압 조절 시스템 용 High-speed CMOS Level-Up/Down ShifterA Novel High-speed CMOS Level-Up/Down Shifter Design for Dynamic-Voltage/Frequency-Scaling Algorithm
- Other Titles
- A Novel High-speed CMOS Level-Up/Down Shifter Design for Dynamic-Voltage/Frequency-Scaling Algorithm
- Authors
- 임지훈; 문규; 위재경; 하종찬
- Issue Date
- Jun-2006
- Publisher
- 대한전자공학회
- Keywords
- SoC; SiP; Level shifter; Multiple voltages; Core voltages (383); SoC; SiP; Level shifter; Multiple voltages; Core voltages (383)
- Citation
- 전자공학회논문지 - SD, v.43, no.6, pp.9 - 8
- Journal Title
- 전자공학회논문지 - SD
- Volume
- 43
- Number
- 6
- Start Page
- 9
- End Page
- 8
- URI
- http://scholarworks.bwise.kr/ssu/handle/2018.sw.ssu/18849
- ISSN
- 1229-6368
- Abstract
- SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O 용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 0.6V~1.6V의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다. 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 0.35㎛ CMOS Process, 0.13㎛ IBM CMOS Process 와 65㎚ CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.
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