센서용 Incremental 델타-시그마 아날로그 디지털 변환기 설계

Abstract

본 논문에서는 센서용 incremental 델타-시그마 아날로그 디지털 변환기를 설계 하였다. 회로는 크게 pre-amplifier, S & H (sample and hold) 회로, MUX와 델타-시그마 모듈레이터, 그리고 데시메이션 필터로 구성 되어 있다. 델타-시그마 모듈레이터는 3차 1-bit 구조이고 0.18 ㎛ CMOS 공정을 사용 하였다. 설계된 회로는 테스트 결과 5 ㎑ 신호 대역에서 signal-to-noise and distortion ratio (SNDR)는 87.8 ㏈ 의 성능을 가지고, differential nonlinearity (DNL)은 ± 0.25 LSB (16-bit 기준), integral nonlinearity (INL)은 ± 0.2 LSB 이다. 델타-시그마 모듈레이터 전체 소비 전력은 941.6 ㎼ 이다. 최종 16-bits 출력을 얻기 위하여 리셋을 인가하는 N cycle을 200 으로 결정하였다.

This paper presents the design of the incremental delta-sigma ADC. The proposed circuit consists of pre-amplifier, S &H circuit, MUX, delta-sigma modulator, and decimation filter. Third-order discrete-time delta-sigma modulator with 1-bit quantization were fabricated by a 0.18 ㎛ CMOS technology. The designed circuit show that the modulator achieves 87.8㏈ signal-to-noise and distortion ratio (SNDR) over a 5 ㎑ signal bandwidth and differential nonlinearity (DNL) of ± 0.25LSB, integral nonlinearity (INL) of ± 0.2 LSB. Power consumption of delta-sigma modulator is 941.6 ㎼. It was decided that N cycles are 200 clock for 16-bits output.