Infation & Deflation 알고리즘을 이용한 향상된 FPGA 배치 기법

Abstract

반도체 시스템의 집적도가 높아지고 복잡해 짐에 따라 설계기간과 비용이 증가하고 있다. 따라서 프로그래밍이 가능한 FPGA의 사용이 증가하고 있다. FPGA의 배치를 위한 기법중 하나인 simulated annealing (SA)기법은 온도 함수에 따라 설계 규칙 등의 조건하에서 확률적으로 소자들의 배치를 바꾸는 기법이다. 본 논문에서는 SA 배치 알고리즘에 새로운 inflation&deflation 기법을 추가하여 FPGA 배치의 half perimeter wire-length(HPWL) 비용을 줄이고자 하였다. Inflation에서는 density가 1이하이어야 한다는 조건을 완화하여 하나의 cell에 구현가능한 한계보다 더 많은 소자를 배치한 후에, deflation과정에서 density 조건을 만족하도록 넘치는 소자를 비용을 최소화하면서 주변 cell로 이동한다. 실험의 결과 제안한 알고리즘을 사용하는 경우, 사용하지 않은 경우보다 평균적으로 HPWL 비용을 6.23% 줄일 수 있었다. As the density and the complexity of semiconductor systems increase, design time and cost increase. Therefore, FPGAs become more and more popular. Simulated annealing (SA) based FPGA placement techniques move components, by using a probability function, under design legality constraints. In this paper, new inflation and deflation techniques are added to SA placement algorithm for further reduction of half perimeter wire-length (HPWL) cost. During inflation, the density constraint (density≤1) is relaxed and more than implementable components are placed in a cell. Then during deflation, components are moved from the cell to neighboring cells to satisfy the density constraints so that cost is minimized. The proposed inflation&deflation techniques could reduce the HPWL cost by 6.23% for a set of benchmark circuits.