저연산을 위한 수정된 3차 회선 스케일러 구현

Abstract

본 논문에서는 디지털 영상을 확대하거나 축소하기 위한 수정된 3차 회선(Cubic Convolution) 스케일러를 제안하였다. 제안된 기법은 기존의 3차 회선 기법보다 적은 연산량을 가진다. 연산량을 감소시키기 위해 인접 화소의 차이값을 이용한 보간 기법을 선택하였고, 기존 3차 회선 기법의 3차 함수를 선형 함수로 변경하였다. 제안된 기법의 가중치를 계산하기 위해 덧셈기와 베럴 쉬프트(Barrel Shift)를 사용하였다. 제안된 기법은 기존의 기법과 연산량 그리고 화질에 대하여 비교하였다. 제안된 기법은 HDL로 설계 및 검증을 하였고, Xilinx Virtex FPGA을 사용하여 합성하였다.

In this paper, we propose a modified cubic convolution scaler for the enlargement or reduction of digital images. The proposed method has less computational complexity than the cubic convolution method. In order to reduce the computational complexity, we use the linear function of the cubic convolution and the difference value of adjacent pixels for selecting interpolation methods. We employ adders and barrel shifts to calculate weights of the proposed method. The proposed method is compared with the conventional one for the computational complexity and the image quality. It has been designed and verified by HDL(Hardware Description Language), and synthesized using Xilinx Virtex FPGA.