DRAM 의 Activation 횟수를 이용한 Row Hammering 개선 방법

Abstract

DRAM 공정 기술의 스케일링이 10nm대로 진입함에 따라 인접한 DRAM 셀들 간의 전자기적 영향이 증가하며, 이로 인해 DRAM의 신뢰성이 저하되고 있다. 이 신뢰성 저하의 대표적인 문제 중의 하나로, DRAM의 뱅크 내의 같은 로우를 여러 번 집중적으로 액티베이트함에 따라 인접한 로우의 셀에 저장된 값이 의도치 않게 플립되는 현상인 로우 해머링 (Row Hammering)이 있다. 본 논문에서는 액티베이트의 횟수가 정해진 시간 간격 내에 접근 한계 값을 초과하면 내부의 카운터 주소가 아닌 마지막 액티베이트 주소를 저장하여 인접한 로우를 추가 리프레시하는 방안을 제안하고, 이를 위한 적합한 접근 한계 값을 제시한다. 실험 결과, 우리가 제안한 모델은 MRLoc 모델에 비해 37.9% 적은 추가 리프레시로 로우 해머링을 완벽하게 막을 수 있었다.