입력 위상 잡음 억제 및 체배 주파수의 듀티 사이클 보정을 위한 VCO/VCDL 혼용 기반의 다중위상 동기회로A Multiphase DLL Based on a Mixed VCO/VCDL for Input Phase Noise Suppression and Duty-Cycle Correction of Multiple Frequencies
- Other Titles
- A Multiphase DLL Based on a Mixed VCO/VCDL for Input Phase Noise Suppression and Duty-Cycle Correction of Multiple Frequencies
- Authors
- 하종찬; 위재경; 이필수; 정원영; 송인채
- Issue Date
- Nov-2010
- Publisher
- 대한전자공학회
- Keywords
- Delay-locked loop; input phase noise; duty-cycle correction; multiple frequencies
- Citation
- 전자공학회논문지 - SD, v.47, no.11, pp.13 - 22
- Journal Title
- 전자공학회논문지 - SD
- Volume
- 47
- Number
- 11
- Start Page
- 13
- End Page
- 22
- URI
- http://scholarworks.bwise.kr/ssu/handle/2018.sw.ssu/15484
- ISSN
- 1229-6368
- Abstract
- 본 논문은 입력 클록의 고주파 위상 잡음 억제와 정확한 듀티 사이클을 갖는 체배 주파수 생성을 위하여 Voltage-Controlled Oscillator(VCO)/Voltage-Controlled Delay Line(VCDL) 혼용기반의 다중 위상 Delay-Locked Loop(DLL)를 제시한다. 이 제안된 구조에서, 다중 위상 DLL은 혼용 VCO/VCDL의 입력 단에 nMOS 소스 결합 회로 기반의 이중 입력 차동 버퍼를 사용한다. 이것은 고주파 입력 위상 잡음 억제를 위하여 전 대역 통과 필터 특성을 갖는 기존 DLL의 입/출력 위상 전달을저주파 통과 필터 특성을 갖는 PLL의 입/출력 위상 전달로 쉽게 변환시킬 수 있다. 또한, 제안된 DLL은 추가적인 보정 제어루프 없이 단지 듀티 사이클 보정 회로와 위상 추적 루프를 이용하여 체배 주파수의 듀티 사이클 에러를 보정할 수 있다. 0.18㎛ CMOS 공정을 이용한 시뮬레이션 결과에서, 제안된 DLL의 출력 위상 잡음은 800MHz의 입력 위상 잡음을 갖는 1GHz 입력 클록에 대하여 -13dB 이하로 개선된다. 또한, 40%∼60%의 듀티 사이클 에러를 갖는 1GHz 동작 주파수에서, 체배 주파수의 듀티 사이클 에러는 2GHz 체배 주파수에서 50±1%이하로 보정된다.
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