Settling 기반 Digital 자가보정의 12-Bit SAR ADC

Abstract

System-on-a-chip (SoC)은 더 높은 집적도와 예상하기 어려운 process-voltage-temperature (PVT) variation이 존재하기 때문에 ADC를 on-chip레벨로 보정하는 것은 어렵다. 본 연구는 on-chip 동적 비교기의 settling time 기반의 capacitive digital-to-analog converter (CDAC)의 capacitance mismatch를 예측하여 successive-approximation-register (SAR) analog-to-digital converter (ADC)를 효율적으로 자가 보정하는 기법을 제안한다. 동적 비교기는 양성 피드백 구조로 설계되었으며, settling time은 CDAC에서 발생한 capacitance mismatch를 예측하는 데 사용되고, 이 기능을 위해 설계된 일부 논리 게이트는 settling time을 mismatch로 변환한다. 시뮬레이션 결과, differential-nonlinearity (DNL)와 integral-nonlinearity (INL)이 각각 0.71 LSB 그리고 9.96 LSB 개선됐다. 또한 spurious-free-dynamic-range (SFDR) 및 signal-to-noise-and-distortion-ratio (SNDR)이 각각 38.80 dB 및 22.33 dB 향상됐다.