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다중 시스템 클럭으로 동작하는 보드 및 SoC의 연결선 지연 고장 테스트Interconnect Delay Fault Test in Boards and SoCs with Multiple System Clocks
- Other Titles
- Interconnect Delay Fault Test in Boards and SoCs with Multiple System Clocks
- Issue Date
- Jan-2006
- Publisher
- 대한전자공학회
- Keywords
- Interconnect Delay Fault; SoC; IEEE 1149.1; P1500; Multiple Clocks; Interconnect Delay Fault; SoC; IEEE 1149.1; P1500; Multiple Clocks
- Citation
- 전자공학회논문지 - SD, v.43, no.1, pp.37 - 44
- Indexed
- KCI
- Journal Title
- 전자공학회논문지 - SD
- Volume
- 43
- Number
- 1
- Start Page
- 37
- End Page
- 44
- ISSN
- 1229-6368
- Abstract
- 본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.
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Related Researcher
- Kim, Young hoon
- COLLEGE OF COMPUTING (DEPARTMENT OF ARTIFICIAL INTELLIGENCE)